[轉] 你所不知的主機板設計學問

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[轉] 電路常識性概念（8）-MOS管及簡單CMOS邏輯門電路原理圖

       現代單片機主要是採用CMOS工藝製成的。

1、MOS管      MOS管又分為兩種類型：N型和P型。如下圖所示：

      以N型管為例，2端為控制端，稱為「柵極」；3端通常接地，稱為「源極」；源極電壓記作Vss，1端接正電壓，稱為「漏極」，漏極電壓記作VDD。要使1端與3端導通，柵極2上要加高電平。
       對P型管，柵極、源極、漏極分別為5端、4端、6端。要使4端與6端導通，柵極5要加低電平。
       在CMOS工藝製成的邏輯器件或單片機中，N型管與P型管往往是成對出現的。同時出現的這兩個CMOS管，任何時候，只要一隻導通，另一隻則不導通（即「截止」或「關斷」），所以稱為「互補型CMOS管」。

2、CMOS邏輯電平

高速CMOS電路的電源電壓VDD通常為+5V；Vss接地，是0V。

高電平視為邏輯「1」，電平值的範圍為：VDD的65%～VDD（或者VDD-1.5V～VDD）

低電平視作邏輯「0」，要求不超過VDD的35%或0～1.5V。

+1.5V～+3.5V應看作不確定電平。在硬件設計中要避免出現不確定電平。

近年來，隨著亞微米技術的發展，單片機的電源呈下降趨勢。低電源電壓有助於降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應用中，VDD為2.7V，甚至1.8V的單片機也已經出現。將來電源電壓還會繼續下降，降到0.9V，但低於VDD的35%的電平視為邏輯「0」，高於VDD的65%的電平視為邏輯「1」的規律仍然是適用的。

3、非門

非門（反向器）是最簡單的門電路，由一對CMOS管組成。其工作原理如下：

A端為高電平時，P型管截止，N型管導通，輸出端C的電平與Vss保持一致，輸出低電平；A端為低電平時，P型管導通，N型管截止，輸出端C的電平與VDD一致，輸出高電平。

4、與非門

與非門工作原理：

①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。

②、A輸入高電平，B輸入低電平時，1、3管導通，2、4管截止，C端電位與1管的漏極保持一致，輸出高電平。

③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出高電平。

④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。

5、或非門

或非門工作原理：

①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。

②、A輸入高電平，B輸入低電平時，1、4管導通，2、3管截止，C端輸出低電平。

③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出低電平。

④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。

註：

        將上述「與非」門、「或非」門邏輯符號的輸出端的小圓圈去掉，就成了「與」門、「或」門的邏輯符號。而實現「與」、「或」功能的電路圖則必須在輸出端加上一個反向器，即加上一對CMOS管，因此，「與」門實際上比「與非」門複雜，延遲時間也長些，這一點在電路設計中要注意。

6、三態門

三態門的工作原理：

當控制端C為「1」時，N型管3導通，同時，C端電平通過反向器後成為低電平，使P型管4導通，輸入端A的電平狀況可以通過3、4管到達輸出端B。

當控制端C為「0」時，3、4管都截止，輸入端A的電平狀況無法到達輸出端B，輸出端B呈現高電阻的狀態，稱為「高阻態」。

這個器件也稱作「帶控制端的傳輸門」。帶有一定驅動能力的三態門也稱作「緩衝器」，邏輯符號是一樣的。

註：

        從CMOS等效電路或者真值表、邏輯表達式上都可以看出，把「0」和「1」換個位置，「與非」門就變成了「或非」門。對於「1」有效的信號是「與非」關係，對於「0」有效的信號是「或非」關係。

       上述圖中畫的邏輯器件符號均是正邏輯下的輸入、輸出關係，即對「1」（高電平）有效而言。而單片機中的多數控制信號是按照負有效（低電平有效）定義的。例如片選信號CS（Chip Select），指該信號為「0」時具有字符標明的意義，即該信號為「0」表示該芯片被選中。因此，「或非」門的邏輯符號也可以畫成下圖。

7、組合邏輯電路

       「與非」門、「或非」門等邏輯電路的不同組合可以得到各種組合邏輯電路，如譯碼器、解碼器、多路開關等。
       組合邏輯電路的實現可以使用現成的集成電路，也可以使用可編程邏輯器件，如PAL、GAL等實現。

[轉] 電路常識性概念（7）-三態門與高阻態

      三態門，是指邏輯門的輸出除有高、低電平兩種狀態外，還有第三種狀態——高阻狀態的門電路。高阻態相當於隔斷狀態（電阻很大，相當於開路）。 三態門都有一個EN控制使能端，來控制門電路的通斷。 可以具備這三種狀態的器件就叫做三態(門,總線,......).   

      計算機裡面用 1和0表示是，非兩種邏輯，但是，有時候，這是不夠的，   比如說，他不夠富有，但是他也不一定窮啊；她不漂亮，但也不一定丑啊，處於這兩個極端的中間，就用那個既不是＋   也不是─的中間態表示，叫做高阻態。 高電平，低電平可以由內部電路拉高和拉低。而高阻態時引腳對地電阻無窮，此時讀引腳電平時可以讀到真實的電平值。高阻態的重要作用之一就是I/O(輸入/輸出)口在輸入時讀入外部電平用。

      高阻態相當於該門和它連接的電路處於斷開的狀態。(因為實際電路中你不可能去斷開它，所以設置這樣一個狀態使它處於斷開狀態)。三態門是一種擴展邏輯功能的輸出級，也是一種控制開關。主要是用於總線的連接，因為總線只允許同時只有一個使用者。通常在數據總線上接有多個器件，每個器件通過OE/CE之類的信號選通。如器件沒有選通的話它就處於高阻態，相當於沒有接在總線上，不影響其它器件的工作。

      如果你的設備端口要掛在一個總線上，必須通過三態緩衝器。因為在一個總線上同時只能有一個端口作輸出，這時其他端口必須在高阻態，同時可以輸入這個輸出端口的數據。所以你還需要有總線控制管理， 訪問到哪個端口，那個端口的三態緩衝器才可以轉入輸出狀態，這是典型的三態門應用。 如果在線上沒有兩個以上的輸出設備, 當然用不到三態門，而線或邏輯又另當別論了。

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      高阻態這是一個數字電路里常見的述語，指的是電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻態再輸入下一級電路的話，對下級電路無任何影響，和沒接一樣，如果用萬用表測的話有可能是高電平也有可能是低電平，隨它後面接的東西定 。

      高阻態的實質：電路分析時高阻態可做開路理解。你可以把它看作輸出（輸入）電阻非常大。他的極限可以認為懸空。也就是說理論上高阻態不是懸空，它是對地或對電源電阻極大的狀態。而實際應用上與引腳的懸空幾是一樣的。

      （當門電路的輸出上拉管導通而下拉管截止時，輸出為高電平；反之就是低電平；如上拉管和下拉管都截止時，輸出端就相當於浮空（沒有電流流動），其電平隨外部電平高低而定，即該門電路放棄對輸出端電路的控制 ）


      典型應用：

1、在總線連接的結構上。總線上掛有多個設備，設備於總線以高阻的形式連接。這樣在設備不佔用總線時自動釋放總線（放棄對總線的使用），以方便其他設備獲得總線的使用權。

2、大部分單片機I/O使用時都可以設置為高阻輸入，如陵陽，AVR等等。高阻輸入（類似於CMOS輸入阻抗）可以認為輸入電阻是無窮大的，認為I/O對前級影響極小，而且不產生電流（不衰減），而且在一定程度上也增加了芯片的抗電壓衝擊能力。

[轉] 電路常識性概念（6）-VCC、VDD和VSS三種標號的區別

在電子電路中，常可以看到VCC、VDD和VSS三種不同的符號，它們有什麼區別呢？

一、解釋

VCC：C=circuit 表示電路的意思, 即接入電路的電壓；

VDD：D=device 表示器件的意思, 即器件內部的工作電壓；

VSS：S=series 表示公共連接的意思，通常指電路公共接地端電壓。

二、說明

1、對於數字電路來說，VCC是電路的供電電壓,VDD是芯片的工作電壓（通常Vcc>Vdd），VSS是接地點。(例如，對於ARM單片機電路，其供電電壓VCC一般為5V，一般經三端穩壓塊將其轉為單片機工作電壓VDD=3.3V)

2、有些IC既有VDD引腳又有VCC引腳，說明這種器件自身帶有電壓轉換功能。

3、在場效應管（或COMS器件）中，VDD為漏極，VSS為源極，VDD和VSS指的是元件引腳，而不表示供電電壓。

[轉] 電路常識性概念（5）-上拉電阻、下拉電阻 / 拉電流、灌電流 / 扇出係數

(一)上拉電阻：

1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平 （一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，才能使用。

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。同時管腳懸空就比較容易接受外界的電磁干擾（MOS器件為高輸入阻抗，極容易引入外界干擾）。

5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。

6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

(二)上拉電阻阻值的選擇原則包括:

    1、從節約功耗及芯片的灌電流能力考慮應當足夠大：電阻大，電流小。
    2、從確保足夠的驅動電流考慮應當足夠小：電阻小，電流大。
    3、對於高速電路，過大的上拉電阻可能邊沿變平緩。

    綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。

(三)對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：

1． 驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2． 下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3． 高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4． 頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

(四)下拉電阻的設定的原則和上拉電阻是一樣的。

        OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大於100uA,設輸出口驅動電流約500uA，標準工作電壓是5V，輸入口的高低電平門限為0.8V(低於此值為低電平)；2V(高電平門限值)。
      選上拉電阻時：
      500uA x 8.4K= 4.2即選大於8.4K時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.8V即可。
      當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA
      200uA x15K=3V即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列。
      設計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽後面的輸入口，輸出低電平不要把輸出口喂撐了（否則多餘的電流喂給了級聯的輸入口，高於低電平門限值就不可靠了）

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上拉電阻：將某輸出電位點採用電阻與電源VDD相連的電阻。因為輸出端可以看作是具有內阻的電壓源，由於上拉電阻與VDD連接，利用該電阻的分壓原理（一般上拉電阻比輸出端內阻大得多，至於該阻值的大小見上拉電阻的選取原則），從而將輸出端電位拉高。
        1，如果電平用OC(集電極開路，TTL)或OD(漏極開路，COMS)輸出，那麼不用上拉電阻是不能工作的， 這個很容易理解，管子沒有電源就不能輸出高電平了。
        2，如果輸出電流比較大，輸出的電平就會降低（電路中已經有了一個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流份量， 把電平「拉高」。（就是並一個電阻在IC內部的上拉電阻上， 讓它的壓降小一點）。當然管子按需要該工作在線性範圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電平的匹配。 

        需要注意的是，上拉電阻太大會引起輸出電平的延遲。（RC延時）
        一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。

下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已，那樣電平就會被拉低。 下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。

上拉電阻的工作原理電路圖

        如上圖所示，上部的一個Bias Resaitor 電阻因為是接地，因而叫做下拉電阻，意思是將電路節點A的電平向低方向（地）拉；同樣，圖中下部的一個Bias Resaitor 電阻因為接電源（正），因而叫做上拉電阻，意思是將電路節點A的電平向高方向（電源正）拉。當然，許多電路中上拉電阻和下拉電阻中間的那個12k電阻是沒有的或者是看不到的。 上圖是RS－485/RS－422總線上的，可以一下子認識上拉電阻和下拉電阻的意思。但許多電路只有一個上拉電阻或下拉電阻，而且實際中，還是上拉電阻的為多。

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在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。

1、定義：
    上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
    上拉是對器件注入電流，下拉是輸出電流
     弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分
     對於非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

2、為什麼要使用拉電阻：
      一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發後回到原狀態，必須在IC外部另接一電阻。
      數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！
      一般說的是I/O端口，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O端口的輸出類似於一個三極管的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該端口正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該端口平時為低電平，作用嗎：
      比如：當一個接有上拉電阻的端口設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。
      上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是灌電流。

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拉電流與灌電流

1、概念

      拉電流和灌電流是衡量電路輸出驅動能力（注意：拉、灌都是對輸出端而言的，所以是驅動能力）的參數，這種說法一般用在數字電路中。

      這裡首先要說明，芯片手冊中的拉、灌電流是一個參數值，是芯片在實際電路中允許輸出端拉、灌電流的上限值（允許最大值）。而下面要講的這個概念是電路中的實際值。

      由於數字電路的輸出只有高、低（0，1）兩種電平值，高電平輸出時，一般是輸出端對負載提供電流，其提供電流的數值叫「拉電流」；低電平輸出時，一般是輸出端要吸收負載的電流，其吸收電流的數值叫「灌（入）電流」。

      對於輸入電流的器件而言：
             灌入電流和吸收電流都是輸入的，
             灌入電流是被動的，
             吸收電流是主動的。

如果外部電流通過芯片引腳向芯片內『流入』稱為灌電流（被灌入）；
反之如果內部電流通過芯片引腳從芯片內『流出』稱為拉電流（被拉出）

2、為什麼能夠衡量輸出驅動能力

      當邏輯門輸出端是低電平時，灌入邏輯門的電流稱為灌電流，灌電流越大，輸出端的低電平就越高。由三極管輸出特性曲線也可以看出，灌電流越大，飽和壓降越大，低電平越大。

然而，邏輯門的低電平是有一定限制的，它有一個最大值UOLMAX。在邏輯門工作時，不允許超過這個數值，TTL邏輯門的規範規定UOLMAX ≦0.4～0.5V。所以，灌電流有一個上限。

       當邏輯門輸出端是高電平時，邏輯門輸出端的電流是從邏輯門中流出，這個電流稱為拉電流。拉電流越大，輸出端的高電平就越低。這是因為輸出級三極管是有內阻的，內阻上的電壓降會使輸出電壓下降。拉電流越大，輸出端的高電平越低。

然而，邏輯門的高電平是有一定限制的，它有一個最小值UOHMIN。在邏輯門工作時，不允許超過這個數值，TTL邏輯門的規範規定UOHMIN ≧2.4V。所以，拉電流也有一個上限。

      可見，輸出端的拉電流和灌電流都有一個上限，否則高電平輸出時，拉電流會使輸出電平低於UOHMIN；低電平輸出時，灌電流會使輸出電平高於UOLMAX。所以，拉電流與灌電流反映了輸出驅動能力。（芯片的拉、灌電流參數值越大，意味著該芯片可以接更多的負載，因為，例如灌電流是負載給的，負載越多，被灌入的電流越大）

       由於高電平輸入電流很小，在微安級，一般可以不必考慮，低電平電流較大，在毫安級。所以，往往低電平的灌電流不超標就不會有問題。用扇出係數來說明邏輯門來驅動同類門的能力，扇出係數No是低電平最大輸出電流和低電平最大輸入電流的比值。

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       在集成電路中， 吸電流、拉電流輸出和灌電流輸出是一個很重要的概念。

       拉即洩，主動輸出電流，是從輸出口輸出電流。

       灌即充，被動輸入電流，是從輸出端口流入

       吸則是主動吸入電流，是從輸入端口流入

       吸電流和灌電流就是從芯片外電路通過引腳流入芯片內的電流,區別在於吸收電流是主動的，從芯片輸入端流入的叫吸收電流。灌入電流是被動的,從輸出端流入的叫灌入電流。

      拉電流是數字電路輸出高電平給負載提供的輸出電流，灌電流時輸出低電平是外部給數字電路的輸入電流，它們實際就是輸入、輸出電流能力。

      吸收電流是對輸入端（輸入端吸入）而言的；而拉電流（輸出端流出）和灌電流（輸出端被灌入）是相對輸出端而言的。

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給一個直觀解釋：

        圖中PB0輸出0，LED會亮，PB0的電流方向是流向PB0也就是灌電流了；而PB1要輸出1，LED會亮，PB1的電流方向是從PB1流出，也就是拉電流了。

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在實際電路中灌電流是由後面所接的邏輯門輸入低電平電流彙集在一起而灌入前面邏輯門的輸出端所形成，讀者參閱圖18-2-3自明。顯然它的測試電路應該如圖18-2-4(b)所示，輸入端所加的邏輯電平是保證輸出端能夠獲得低電平，只不過灌電流是通過接向電源的一隻電位器而獲得的，調節的電位器可改變灌電流的大小，輸出低電平的電壓值也將隨之變化。

                       (a) 灌電流負載                                                 (b) 拉電流負載

圖18-2-3 灌電流與放電流示意圖

(a) 灌電流負載特性曲線                               (b) 測試電路

圖18-2-4 灌電流負載特性曲線及測試電路

       當輸出低電平的電壓值隨著灌電流的增加而增加到輸出低電平最大值時，即uOL=UOLMAX時所對應的灌電流值定義為輸出低電平電流的量大值IOLMAX。

       不同系列的邏輯電路，同一系列中不同的型號的集成電路，國家標準中對輸出低電平電流的最大值IOLMAX的規範值的規定往往是不同的。比較常用的數值如下

                  TTL系列    IOLMAX=16mA

                  LSTTL74系列    IOLMAX=8mA

                  LSTTL54系列    IOLMAX=4mA

扇出係數NO是描述集成電路帶負載能力的參數，它的定義式如下                            )

NO= IOLMAX  / IILMAX                                      

其中IOLMAX為最大允許灌電流，IILMAX是一個負載門灌入本級的電流。

No越大，說明門的負載能力越強。一般產品規定要求No≧8。

在決定扇出係數時，正確計算電流值是重要的，對於圖18-2-3而言，後面所接的邏輯門的輸入端有並聯的情況。當輸出為低電平時，後面邏輯門輸入端流出的IIL，因有R1的限流作用，與並聯端頭數無關。但是，當輸出為高電平時，電流的方向改變為流進輸入端，後面邏輯門輸入級的多發射極三極管相當有兩個三極管並聯。流入的IIH就要加倍，與並聯端頭數有關。對於圖18-2-3，NOL=2，而NOH=3，輸出低電平和輸出高電平兩種情況下，扇出係數可能是不同的。由於IIL的數值比IIH的數值要大很多，對於集成電路來說矛盾的主要方面在低電平扇出係數。所以，一般我們只需要考慮低電平扇出係數就可以了。

[轉] 電路常識性概念（4）-TTL與CMOS電平 / OC門

一．TTL

      TTL集成電路的主要型式為晶體管－晶體管邏輯門（transistor-transistor logic gate），TTL大部分都採用5V電源。

1.輸出高電平Uoh和輸出低電平Uol

       Uoh≧2.4V,Uol≦0.4V

2.輸入高電平和輸入低電平

       Uih≧2.0V，Uil≦0.8V

二．CMOS

       CMOS電路是電壓控制器件，輸入電阻極大，對於干擾信號十分敏感，因此不用的輸入端不應開路，接到地或者電源上。CMOS電路的優點是噪聲容限較寬，靜態功耗很小。

1.輸出高電平Uoh和輸出低電平Uol

       Uoh≒VCC，Uol≒GND

2.輸入高電平Uoh和輸入低電平Uol

       Uih≧0.7VCC,Uil≦0.2VCC             （VCC為電源電壓，GND為地）

          從上面可以看出:
        在同樣5V電源電壓情況下，COMS電路可以直接驅動TTL，因為CMOS的輸出高電平大於2.0V,輸出低電平小於0.8V；而TTL電路則不能直接驅動CMOS電路，TTL的輸出高電平為大於2.4V，如果落在2.4V～3.5V之間，則CMOS電路就不能檢測到高電平，低電平小於0.4V滿足要求，所以在TTL電路驅動COMS電路時需要加上拉電阻。如果出現不同電壓電源的情況，也可以通過上面的方法進行判斷。

        如果電路中出現3.3V的COMS電路去驅動5V CMOS電路的情況，如3.3V單片機去驅動74HC,這種情況有以下幾種方法解決，最簡單的就是直接將74HC換成74HCT（74系列的輸入輸出在下面有介紹）的芯片，因為3.3V CMOS 可以直接驅動5V的TTL電路；或者加電壓轉換芯片；還有就是把單片機的I/O口設為開漏，然後加上拉電阻到5V，這種情況下得根據實際情況調整電阻的大小，以保證信號的上升沿時間。

三．74系列簡介

    74系列可以說是我們平時接觸的最多的芯片，74系列中分為很多種，而我們平時用得最多的應該是以下幾種：74LS，74HC，74HCT這三種，這三種系列在電平方面的區別如下：

                              輸入電平                    輸出電平

    74LS                TTL電平                     TTL電平

    74HC                COMS電平                 COMS電平

    74HCT              TTL電平                     COMS電平

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TTL和CMOS電平

1、TTL電平(什麼是TTL電平)：
      輸出高電平>2.4V,輸出低電平<0.4V。在室溫下，一般輸出高電平是3.5V，輸出低電平是0.2V。最小輸入高電平和低電平：輸入高電平>=2.0V，輸入低電平<=0.8V，噪聲容限是0.4V。

2、CMOS電平：
     1邏輯電平電壓接近於電源電壓，0邏輯電平接近於0V。而且具有很寬的噪聲容限。

3、電平轉換電路：
     因為TTL和COMS的高低電平的值不一樣（ttl 5v<＝＝>cmos 3.3v），所以互相連接時需要電平的轉換：就是用兩個電阻對電平分壓，沒有什麼高深的東西。

4、OC門，即集電極開路門電路，OD門，即漏極開路門電路，必須外界上拉電阻和電源才能將開關電平作為高低電平用。否則它一般只作為開關大電壓和大電流負載，所以又叫做驅動門電路。

5、TTL和COMS電路比較：
     1）TTL電路是電流控制器件，而CMOS電路是電壓控制器件。
     2）TTL電路的速度快，傳輸延遲時間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時間長(25-50ns),但功耗低。COMS電路本身的功耗與輸入信號的脈衝頻率有關，頻率越高，芯片集越熱，這是正常現象。
     3）COMS電路的鎖定效應：
           COMS電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應就是鎖定效應。當產生鎖定效應時，COMS的內部電流能達到40mA以上，很容易燒燬芯片。
          防禦措施： 1）在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規定電壓。
                                2）芯片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。
                                3）在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。
                                4）當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟COMS路得電 源，再開啟輸入信號和負載的電源；關閉時，先關閉輸入信號和負載的電源，再關閉COMS電路的電源。

6、COMS電路的使用注意事項
     1）COMS電路時電壓控制器件，它的輸入總抗很大，對幹擾信號的捕捉能力很強。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個恆定的電平。
     2）輸入端接低內阻的信號源時，要在輸入端和信號源之間要串聯限流電阻，使輸入的電流限制在1mA之內。
     3）當接長信號傳輸線時，在COMS電路端接匹配電阻。
     4）當輸入端接大電容時，應該在輸入端和電容間接保護電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。
     5）COMS的輸入電流超過1mA，就有可能燒壞COMS。

7、TTL門電路中輸入端負載特性（輸入端帶電阻特殊情況的處理）：
     1）懸空時相當於輸入端接高電平。因為這時可以看作是輸入端接一個無窮大的電阻。
     2）在門電路輸入端串聯10K電阻後再輸入低電平，輸入端出呈現的是高電平而不是低電平。因為由TTL門電路的輸入端負載特性可知，只有在輸入端接的串聯電阻小於910歐 時，它輸入來的低電平信號才能被門電路識別出來，串聯電阻再大的話輸入端就一直呈現高電平。這個一定要注意。COMS門電路就不用考慮這些了。

8、TTL電路有集電極開路OC門，MOS管也有和集電極對應的漏極開路的OD門，它的輸出就叫做開漏輸出。OC門在截止時有漏電流輸出，那就是漏電流，為什麼有漏電流呢？那是因為當三極管截止的時候，它的基極電流約等於0，但是並不是真正的為0，經過三極管的集電極的電流也就不是真正的 0，而是約0。而這個就是漏電流。

      開漏輸出：OC門的輸出就是開漏輸出；OD門的輸出也是開漏輸出。它可以吸收很大的電流，但是不能向外輸出的電流。所以，為了能輸入和輸出電流，它使用的時候要跟電源和上拉電阻一齊用。OD門一般作為輸出緩衝/驅動器、電平轉換器以及滿足吸收大負載電流的需要。

9、什麼叫做圖騰柱，它與開漏電路有什麼區別？
      TTL集成電路中，輸出有接上拉三極管的輸出叫做圖騰柱輸出，沒有的叫做OC門。因為TTL就是一個三級關，圖騰柱也就是兩個三級管推挽相連。所以推挽就是圖騰。一般圖騰式輸出，高電平400UA，低電平8MA

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    CMOS 器件不用的輸入端必須連到高電平或低電平, 這是因為 CMOS 是高輸入阻抗器件, 理想狀態是沒有輸入電流的. 如果不用的輸入引腳懸空, 很容易感應到干擾信號, 影響芯片的邏輯運行, 甚至靜電積累永久性的擊穿這個輸入端, 造成芯片失效.

    另外, 只有 4000 系列的 CMOS 器件可以工作在15伏電源下, 74HC, 74HCT 等都只能工作在 5伏電源下, 現在已經有工作在 3伏和 2.5伏電源下的 CMOS 邏輯電路芯片了.

CMOS電平和TTL電平:
    CMOS邏輯電平範圍比較大，範圍在3～15V，比如4000系列當5V供電時，輸出在4.6以上為高電平，輸出在0.05V以下為低電平。輸入在3.5V以上為高電平，輸入在1.5V以下為低電平。
    而對於TTL芯片，供電範圍在0～5V，常見都是5V，如74系列5V供電，輸出在2.7V以上為高電平，輸出在 0.5V以下為低電平，輸入在2V以上為高電平，在0.8V以下為低電平。因此，CMOS電路與   TTL電路就有一個電平轉換的問題，使兩者電平域值能匹配。

有關邏輯電平的一些概念 ：
要瞭解邏輯電平的內容，首先要知道以下幾個概念的含義：
1：輸入高電平（Vih）：保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於Vih時，則認為輸入電平為高電平。
2：輸入低電平（Vil）：保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當輸入電平低於Vil時，則認為輸入電平為低電平。
3：輸出高電平（Voh）：保證邏輯門的輸出為高電平時的輸出電平的最小值，邏輯門的輸出為高電平時的電平值都必須大於此Voh。
4：輸出低電平（Vol）：保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯門的輸出為低電平時的電平值都必須小於此Vol。
5： 閥值電平(Vt)：數字電路芯片都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個界於Vil、Vih之間的電壓值，對於CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸   出，則必須要求輸入高電平> Vih，輸入低電平<Vil，而如果輸入電平在閾值上下，也就是Vil～Vih這個區域，電路的輸出會處於不穩定狀態。
   對於一般的邏輯電平，以上參數的關係如下：
       Voh > Vih > Vt > Vil > Vol
6：Ioh：邏輯門輸出為高電平時的負載電流（為拉電流）。
7：Iol：邏輯門輸出為低電平時的負載電流（為灌電流）。
8：Iih：邏輯門輸入為高電平時的電流（為灌電流）。
9：Iil：邏輯門輸入為低電平時的電流（為拉電流）。

      門電路輸出極在集成單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發射極開路（OE），使用時應審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。對於集電極開路（OC）門，其上拉電阻阻值RL應滿足下面條件：
     （1）：RL < （VCC－Voh）/（n*Ioh＋m*Iih）
     （2）：RL > （VCC－Vol）/（Iol＋m*Iil）
      其中n：線與的開路門數；m：被驅動的輸入端數。
10：常用的邏輯電平
‧邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
‧其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
‧5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
‧3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。
‧低電壓的邏輯電平還有2.5V和1.8V兩種。
‧ECL/PECL和LVDS是差分輸入輸出。
‧RS-422/485和RS-232是串口的接口標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。

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OC門，又稱集電極開路（漏極開路）與非門門電路，Open Collector（Open Drain）。

為什麼引入OC門？

        實際使用中,有時需要兩個或兩個以上與非門的輸出端連接在同一條導線上，將這些與非門上的數據（狀態電平）用同一條導線輸送出去。因此，需要一種新的與非門電路--OC門來實現「線與邏輯」。

OC門主要用於3個方面：

1、實現與或非邏輯，用做電平轉換，用做驅動器。由於OC門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應當足夠大；從確保足夠的驅動電流考慮應當足夠小。

2、線與邏輯，即兩個輸出端（包括兩個以上）直接互連就可以實現「AND」的邏輯功能。在總線傳輸等實際應用中需要多個門的輸出端並聯連接使用，而一般TTL門輸出端並不能直接並接使用，否則這些門的輸出管之間由於低阻抗形成很大的短路電流（灌電流），而燒壞器件。在硬件上，可用OC門或三態門（ST門）來實現。 用OC門實現線與，應同時在輸出端口應加一個上拉電阻。

3、三態門（ST門）主要用在應用於多個門輸出共享數據總線，為避免多個門輸出同時佔用數據總線，這些門的使能信號（EN）中只允許有一個為有效電平（如高電平），由於三態門的輸出是推拉式的低阻輸出，且不需接上拉（負載）電阻，所以開關速度比OC門快，常用三態門作為輸出緩衝器。

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什麼是OC、OD？

      集電極開路門(集電極開路 OC 或漏極開路 OD)
      Open-Drain是漏極開路輸出的意思，相當於集電極開路(Open-Collector)輸出，即TTL中的集電極開路（OC）輸出。一般用於線或、線與，也有的用於電流驅動。
      Open-Drain是對MOS管而言，Open-Collector是對雙極型管而言，在用法上沒啥區別。
      開漏形式的電路有以下幾個特點：

      a. 利用外部電路的驅動能力，減少IC內部的驅動。 或驅動比芯片電源電壓高的負載.
      b.可以將多個開漏輸出的Pin，連接到一條線上。通過一隻上拉電阻，在不增加任何器件的情況下，形成「與邏輯」關係。這也是I2C，SMBus等總線判斷總線佔用狀態的原理。如果作為圖騰輸出必須接上拉電阻。接容性負載時，下降延是芯片內的晶體管，是有源驅動，速度較快；上升延是無源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。
      c. 可以利用改變上拉電源的電壓，改變傳輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。
      d. 開漏Pin不連接外部的上拉電阻，則只能輸出低電平。一般來說，開漏是用來連接不同電平的器件，匹配電平用的。
      正常的CMOS輸出級是上、下兩個管子，把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個：電平轉換和線與。
      由於漏級開路，所以後級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電平。這樣你就可以進行任意電平的轉換了。
      線與功能主要用於有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因為OPEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實現的。（而正常的CMOS輸出級，如果出現一個輸出為高另外一個為低時，等於電源短路。）
      OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為上升沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。

[轉] 電路常識性概念（3）-TTL與CMOS集成電路

目前應用最廣泛的數字電路是TTL電路和CMOS電路。

1、TTL電路

TTL電路以雙極型晶體管為開關元件，所以又稱雙極型集成電路。雙極型數字集成電路是利用電子和空穴兩種不同極性的載流子進行電傳導的器件。

它具有速度高（開關速度快）、驅動能力強等優點，但其功耗較大，集成度相對較低。

根據應用領域的不同，它分為54系列和74系列，前者為軍品，一般工業設備和消費類電子產品多用後者。74系列數字集成電路是國際上通用的標準電路。其品種分為六大類：74××（標準）、74S××（肖特基）、74LS××（低功耗肖特基）、74AS××（先進肖特基）、74ALS××（先進低功耗肖特基）、××（高速）、其邏輯功能完全相同。

2、 CMOS電路

MOS電路又稱場效應集成電路，屬於單極型數字集成電路。單極型數字集成電路中只利用一種極性的載流子（電子或空穴）進行電傳導。

它的主要優點是輸入阻抗高、功耗低、抗干擾能力強且適合大規模集成。特別是其主導產品CMOS集成電路有著特殊的優點，如靜態功耗幾乎為零，輸出邏輯電平可為VDD或VSS，上升和下降時間處於同數量級等，因而CMOS集成電路產品已成為集成電路的主流之一。

其品種包括4000系列的CMOS電路以及74系列的高速CMOS電路。其中74系列的高速CMOS電路又分為三大類：HC為CMOS工作電平；HCT為TTL工作電平（它可與74LS系列互換使用）；HCU適用於無緩衝級的CMOS電路。74系列高速CMOS電路的邏輯功能和引腳排列與相應的74LS系列的品種相同，工作速度也相當高，功耗大為降低。

74系列可以說是我們平時接觸的最多的芯片，74系列中分為很多種，而我們平時用得最多的應該是以下幾種：74LS，74HC，74HCT這三種

                                      輸入電平                    輸出電平

    74LS                 TTL電平                      TTL電平

    74HC                COMS電平                 COMS電平

    74HCT              TTL電平                      COMS電平

另外，隨著推出BiCMOS集成電路，它綜合了雙極和MOS集成電路的優點，普通雙極型門電路的長處正在逐漸消失，一些曾經佔主導地位的TTL系列產品正在逐漸退出市場。CMOS門電路不斷改進工藝，正朝著高速、低耗、大驅動能力、低電源電壓的方向發展。BiCMOS集成電路的輸入門電路採用CMOS工藝，其輸出端採用雙極型推拉式輸出方式，既具有CMOS的優勢，又具有雙極型的長處，已成為集成門電路的新寵。

3、 CMOS集成電路的性能及特點

        功耗低

CMOS集成電路採用場效應管，且都是互補結構，工作時兩個串聯的場效應管總是處於一個管導通另一個管截止的狀態，電路靜態功耗理論上為零。實際上，由於存在漏電流，CMOS電路尚有微量靜態功耗。單個門電路的功耗典型值僅為20mW，動態功耗（在1MHz工作頻率時）也僅為幾mW。

       工作電壓範圍寬

CMOS集成電路供電簡單，供電電源體積小，基本上不需穩壓。國產CC4000系列的集成電路，可在3~18V電壓下正常工作。

        邏輯擺幅大

CMOS集成電路的邏輯高電平"1"、邏輯低電平"0"分別接近於電源高電位VDD及電源低電位VSS。當VDD=15V，VSS=0V時，輸出邏輯擺幅近似15V。因此，CMOS集成電路的電壓利用係數在各類集成電路中指標是較高的。

        抗干擾能力強

CMOS集成電路的電壓噪聲容限的典型值為電源電壓的45%，保證值為電源電壓的30%。

隨著電源電壓的增加，噪聲容限電壓的絕對值將成比例增加。對於VDD=15V的供電電壓（當VSS=0V時），電路將有7V左右的噪聲容限。

   輸入阻抗高

CMOS集成電路的輸入端一般都是由保護二極管和串聯電阻構成的保護網絡，故比一般場效應管的輸入電阻稍小，但在正常工作電壓範圍內，這些保護二極管均處於反向偏置狀態，直流輸入阻抗取決於這些二極管的洩露電流，通常情況下，等效輸入阻抗高達103~1011Ω，因此CMOS集成電路幾乎不消耗驅動電路的功率。

        溫度穩定性能好

由於CMOS集成電路的功耗很低，內部發熱量少，而且，CMOS電路線路結構和電氣參數都具有對稱性，在溫度環境發生變化時，某些參數能起到自動補償作用，因而CMOS集成電路的溫度特性非常好。一般陶瓷金屬封裝的電路，工作溫度為-55 ~ +；塑料封裝的電路工作溫度範圍為-45 ~ +。

        扇出能力強

扇出能力是用電路輸出端所能帶動的輸入端數來表示的。由於CMOS集成電路的輸入阻抗極高，因此電路的輸出能力受輸入電容的限制，但是，當CMOS集成電路用來驅動同類型，如不考慮速度，一般可以驅動50個以上的輸入端。

        抗輻射能力強

CMOS集成電路中的基本器件是MOS晶體管，屬於多數載流子導電器件。各種射線、輻射對其導電性能的影響都有限，因而特別適用於製作航天及核實驗設備。

        可控性好

CMOS集成電路輸出波形的上升和下降時間可以控制，其輸出的上升和下降時間的典型值為電路傳輸延遲時間的125%~140%。

       接口方便

因為CMOS集成電路的輸入阻抗高和輸出擺幅大，所以易於被其他電路所驅動，也容易驅動其他類型的電路或器件。

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TTL—Transistor-Transistor Logic 三極管－三極管邏輯

MOS—Metal-Oxide Semiconductor 金屬氧化物半導體晶體管

CMOS—Complementary Metal-Oxide Semiconductor互補型金屬氧化物半導體晶體管

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Q：為什麼BJT比CMOS速度要快?

A：很多人只知道BJT比CMOS快，但不知道為什麼。
     主要是受遷移率的影響。以NPN管和NMOS為例，BJT中的遷移率是體遷移率，大約為1350cm2/vs。NMOS中是半導體表面遷移率，大約在400-600cm2/vs。所以BJT的跨導要高於MOS的，速度快於MOS。這也是NPN（NMOS）比PNP（PMOS）快的原因。

     NPN比PNP快也是因為載流子遷移率不同，NPN中的基區少子是電子，遷移率大（1350左右）；PNP的基區少子是空穴（480左右）。所以同樣的結構和尺寸的管子，NPN比PNP快。所以在雙極工藝中，是以作NPN管為主，PNP都是在兼容的基礎上做出來的。MOS工藝都是以N阱PSUB工藝為主，這種工藝可做寄生的PNP管，要做NPN管就要是P阱NSUB工藝。

     BJT是之所以叫bipolar，是因為基區中既存在空穴又存在電子，是兩種載流子參與導電的；而MOS器件的反形層中只有一種載流子參與導電。

     但並不是因為兩種載流子導電總的遷移率就大了。而且情況可能恰恰相反。因為載流子的遷移率是與溫度和摻雜濃度有關的。半導體的摻雜濃度越高，遷移率越小。而在BJT中，少子的遷移率起主要作用。
NPN管比PNP管快的原因是NPN的基子少子是電子，PNP的是空穴，電子的遷移率比空穴大。NMOS比PMOS快也是這個原因。

     而NPN比NMOS快的原因是NPN是體器件，其載流子的遷移率是半導體內的遷移率；NMOS是表面器件，其載流子的遷移率是表面遷移率（因為反形層是在柵氧下的表面形成的）。而半導體的體遷移率大於表面遷移率。

[轉] 電路常識性概念（2）-電容

       所謂電容，就是容納和釋放電荷的電子元器件。

       電容的基本工作原理就是充電放電，當然還有整流、振盪以及其它的作用。

       另外電容的結構非常簡單，主要由兩塊正負電極和夾在中間的絕緣介質組成。

       作為無源元件之一的電容，其作用不外乎以下幾種：

1、應用於電源電路，實現旁路、去藕、濾波和儲能的作用

1）旁路
       旁路電容是為本地器件提供能量的儲能器件，它能使穩壓器的輸出均勻化，降低負載需求。就像小型可充電電池一樣，旁路電容能夠被充電，並向器件進行放電。為儘量減少阻抗，旁路電容要儘量靠近負載器件的供電電源管腳和地管腳。這能夠很好地防止輸入值過大而導致的地電位抬高和噪聲。地彈是地連接處在通過大電流毛刺時的電壓降。
2）去藕
       去藕，又稱解藕。從電路來說，總是可以區分為驅動的源和被驅動的負載。如果負載電容比較大，驅動電路要把電容充電、放電，才能完成信號的跳變，在上升沿比較陡峭的時候，電流比較大，這樣驅動的電流就會吸收很大的電源電流，由於電路中的電感，電阻（特別是芯片管腳上的電感，會產生反彈），這種電流相對於正常情況來說實際上就是一種噪聲，會影響前級的正常工作。這就是耦合。去藕電容就是起到一個電池的作用，滿足驅動電路電流的變化，避免相互間的耦合干擾。將旁路電容和去藕電容結合起來將更容易理解。旁路電容實際也是去藕合的，只是旁路電容一般是指高頻旁路，也就是給高頻的開關噪聲提高一條低阻抗洩防途徑。高頻旁路電容一般比較小，根據諧振頻率一般是0.1u，0.01u等，而去耦合電容一般比較大，是10uF或者更大，依據電路中分佈參數，以及驅動電流的變化大小來確定。
總的來說旁路是把輸入信號中的干擾作為濾除對象，而去耦是把輸出信號的干擾作為濾除對象，防止干擾信號返回電源。這應該是他們的本質區別。
3）濾波
       從理論上（即假設電容為純電容）說，電容越大，阻抗越小，通過的頻率也越高。但實際上超過1uF的電容大多為電解電容，有很大的電感成份，所以頻率高後反而阻抗會增大。有時會看到有一個電容量較大電解電容並聯了一個小電容，這時大電容通低頻，小電容通高頻。電容的作用就是通高阻低，通高頻阻低頻。電容越大低頻越容易通過，電容越小高頻越容易通過。具體用在濾波中,大電容(1000uF)濾低頻，小電容(20pF)濾高頻。由於電容的兩端電壓不會突變，由此可知，信號頻率越高則衰減越大，可很形象的說電容像個水塘，不會因幾滴水的加入或蒸發而引起水量的變化。它把電壓的變動轉化為電流的變化，頻率越高，峰值電流就越大，從而緩衝了電壓。濾波就是充電，放電的過程。

       在電源電路中，整流電路將交流變成脈動的直流，而在整流電路之後接入一個較大容量的電解電容，利用其充放電特性，使整流後的脈動直流電壓變成相對比較穩定的直流電壓。在實際中，為了防止電路各部分供電電壓因負載變化而產生變化，所以在電源的輸出端及負載的電源輸入端一般接有數十至數百微法的電解電容．由於大容量的電解電容一般具有一定的電感，對高頻及脈衝干擾信號不能有效地濾除，故在其兩端並聯了一隻容量為0.001--0.lpF的電容，以濾除高頻及脈衝干擾．
4）儲能
       儲能型電容器通過整流器收集電荷，並將存儲的能量通過變換器引線傳送至電源的輸出端。電壓額定值為40～450VDC、電容值在220～150 000uF之間的鋁電解電容器（如EPCOS公司的 B43504或B43505）是較為常用的。根據不同的電源要求，器件有時會採用串聯、並聯或其組合的形式，對於功率級超過10KW的電源，通常採用體積較大的罐形螺旋端子電容器。

2、應用於信號電路，主要完成耦合、振盪/同步及時間常數的作用：

1）去耦

      舉個例子來講，晶體管放大器發射極有一個自給偏壓電阻，它同時又使信號產生壓降反饋到輸入端形成了輸入輸出信號耦合，這個電阻就是產生了耦合的元件，如果在這個電阻兩端並聯一個電容，由於適當容量的電容器對交流信號較小的阻抗,這樣就減小了電阻產生的耦合效應，故稱此電容為去耦電容。
2）振盪/同步
      包括RC、LC振盪器及晶體的負載電容都屬於這一範疇。
3）時間常數
      這就是常見的 R、C 串聯構成的積分電路。當輸入信號電壓加在輸入端時，電容（C）上的電壓逐漸上升。而其充電電流則隨著電壓的上升而減小。電流通過電阻（R）、電容（C）的特性通過下面的公式描述： i = (V/R)e-(t/CR)

最後說下電解電容的使用注意事項：
       1、電解電容由於有正負極性，因此在電路中使用時不能顛倒聯接。在電源電路中，輸出正電壓時電解電容的正極接電源輸出端，負極接地，輸出負電壓時則負極接輸出端，正極接地．當電源電路中的濾波電容極性接反時，因電容的濾波作用大大降低，一方面引起電源輸出電壓波動，另一方面又因反向通電使此時相當於一個電阻的電解電容發熱．當反向電壓超過某值時，電容的反向漏電電阻將變得很小，這樣通電工作不久，即可使電容因過熱而炸裂損壞．

       2．加在電解電容兩端的電壓不能超過其允許工作電壓，在設計實際電路時應根據具體情況留有一定的余量，在設計穩壓電源的濾波電容時，如果交流電源電壓為220~時變壓器次級的整流電壓可達22V，此時選擇耐壓為25V的電解電容一般可以滿足要求．但是，假如交流電源電壓波動很大且有可能上升到250V以上時，最好選擇耐壓30V以上的電解電容。

       3，電解電容在電路中不應靠近大功率發熱元件，以防因受熱而使電解液加速乾涸．

       4、對於有正負極性的信號的濾波，可採取兩個電解電容同極性串聯的方法，當作一個無極性的電容.

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關於濾波電容、去耦電容、旁路電容作用

濾波電容用在電源整流電路中，用來濾除交流成分。使輸出的直流更平滑。
去耦電容用在放大電路中不需要交流的地方，用來消除自激，使放大器穩定工作。
旁路電容用在有電阻連接時，接在電阻兩端使交流信號順利通過。

1.關於去耦電容蓄能作用的理解

1）去耦電容主要是去除高頻如RF信號的干擾，干擾的進入方式是通過電磁輻射。
      而實際上，芯片附近的電容還有蓄能的作用，這是第二位的。

     你可以把總電源看作密雲水庫，我們大樓內的家家戶戶都需要供水，
     這時候，水不是直接來自於水庫，那樣距離太遠了，
     等水過來，我們已經渴的不行了。
     實際水是來自於大樓頂上的水塔,水塔其實是一個buffer的作用。

     如果微觀來看，高頻器件在工作的時候，其電流是不連續的，而且頻率很高，
     而器件VCC到總電源有一段距離，即便距離不長，在頻率很高的情況下，
     阻抗Z＝i*wL+R，線路的電感影響也會非常大，
     會導致器件在需要電流的時候，不能被及時供給。
     而去耦電容可以彌補此不足。
      這也是為什麼很多電路板在高頻器件VCC管腳處放置小電容的原因之一

   （在vcc引腳上通常並聯一個去藕電容，這樣交流份量就從這個電容接地。）

2）有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。去耦電容的主要功能就是提供

     一 個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播和將噪聲引導到地

2.旁路電容和去耦電容的區別

     去耦：去除在器件切換時從高頻器件進入到配電網絡中的RF能量。去耦電容還可以為器件提供局部化的DC電壓源，它在減少跨板浪湧電流方面特別有用。
     旁路：從元件或電纜中轉移出不想要的共模RF能量。這主要是通過產生AC旁路消除無意的能量進入敏感的部分，另外還可以提供基帶濾波功能（帶寬受限）。

我們經常可以看到，在電源和地之間連接著去耦電容，它有三個方面的作用：一是作為本集成電路的蓄能電容；二是濾除該器件產生的高頻噪聲，切斷其通過供電回路進行傳播的通路；三是防止電源攜帶的噪聲對電路構成干擾。

     在電子電路中，去耦電容和旁路電容都是起到抗干擾的作用，電容所處的位置不同，稱呼就不一樣了。對於同一個電路來說，旁路（bypass）電容是把輸入信號中的高頻噪聲作為濾除對象，把前級攜帶的高頻雜波濾除，而去耦（decoupling）電容也稱退耦電容，是把輸出信號的干擾作為濾除對象。

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大電容並聯小電容作用及應用原理

      大電容由於容量大，所以體積一般也比較大，且通常使用多層捲繞的方式製作，這就導致了大電容的分佈電感比較大（也叫等效串聯電感，英文簡稱ESL）。      電感對高頻信號的阻抗是很大的，所以，大電容的高頻性能不好。而一些小容量電容則剛剛相反，由於容量小，因此體積可以做得很小（縮短了引線，就減小了 ESL，因為一段導線也可以看成是一個電感的），而且常使用平板電容的結構，這樣小容量電容就有很小ESL這樣它就具有了很好的高頻性能，但由於容量小的緣故，對低頻信號的阻抗大。       所以，如果我們為了讓低頻、高頻信號都可以很好的通過，就採用一個大電容再並上一個小電容的方式。        常使用的小電容為 0.1uF的瓷片電容，當頻率更高時，還可並聯更小的電容，例如幾pF，幾百pF的。而在數字電路中，一般要給每個芯片的電源引腳上並聯一個0.1uF的電容到地（這個電容叫做退耦電容，當然也可以理解為電源濾波電容,越靠近芯片越好），因為在這些地方的信號主要是高頻信號，使用較小的電容濾波就可以了。

[轉] 電路常識性概念（1）-輸入、輸出阻抗

1、輸入阻抗

       輸入阻抗是指一個電路輸入端的等效阻抗。在輸入端上加上一個電壓源U，測量輸入端的電流I，則輸入阻抗Rin=U/I。你可以把輸入端想像成一個電阻的兩端，這個電阻的阻值，就是輸入阻抗。

       輸入阻抗跟一個普通的電抗元件沒什麼兩樣，它反映了對電流阻礙作用的大小。

       對於電壓驅動的電路，輸入阻抗越大，則對電壓源的負載就越輕，因而就越容易驅動，也不會對信號源有影響；而對於電流驅動型的電路，輸入阻抗越小，則對電流源的負載就越輕。因此，我們可以這樣認為：如果是用電壓源來驅動的，則輸入阻抗越大越好；如果是用電流源來驅動的，則阻抗越小越好（註：只適合於低頻電路，在高頻電路中，還要考慮阻抗匹配問題。另外如果要獲取最大輸出功率時，也要考慮阻抗匹配問題。）

2、輸出阻抗

       無論信號源或放大器還有電源，都有輸出阻抗的問題。輸出阻抗就是一個信號源的內阻。本來，對於一個理想的電壓源（包括電源），內阻應該為0，或理想電流源的阻抗應當為無窮大。輸出阻抗在電路設計最特別需要注意。

       現實中的電壓源，則做不到這一點。我們常用一個理想電壓源串聯一個電阻r的方式來等效一個實際的電壓源。這個跟理想電壓源串聯的電阻r，就是（信號源/放大器輸出/電源）的內阻了。當這個電壓源給負載供電時，就會有電流I從這個負載上流過，並在這個電阻上產生I×r的電壓降。這將導致電源輸出電壓的下降，從而限制了最大輸出功率（關於為什麼會限制最大輸出功率，請看後面的「阻抗匹配」）。同樣的，一個理想的電流源，輸出阻抗應該是無窮大，但實際的電路是不可能的。

3、阻抗匹配

       阻抗匹配是指信號源或者傳輸線跟負載之間的一種合適的搭配方式。

       阻抗匹配分為低頻和高頻兩種情況討論。

       我們先從直流電壓源驅動一個負載入手。由於實際的電壓源，總是有內阻的，我們可以把一個實際電壓源，等效成一個理想的電壓源跟一個電阻r串聯的模型。假設負載電阻為R，電源電動勢為U，內阻為r，那麼我們可以計算出流過電阻R的電流為：I=U/(R+r)，可以看出，負載電阻R越小，則輸出電流越大。負載R上的電壓為：Uo=IR=U/[1+(r/R)]，可以看出，負載電阻R越大，則輸出電壓Uo越高。再來計算一下電阻R消耗的功率為：

P=I2×R=[U/(R+r)]2×R=U2×R/(R2+2×R×r+r2)

                                  =U2×R/[(R-r)2+4×R×r]

                                  =U2/{ [(R-r)2/R] + 4×r }

       對於一個給定的信號源，其內阻r是固定的，而負載電阻R則是由我們來選擇的。

       注意式中[(R-r)2/R]，當R=r時，[(R-r)2/R]可取得最小值0，這時負載電阻R上可獲得最大輸出功率Pmax=U2/(4×r)。即，當負載電阻跟信號源內阻相等時，負載可獲得最大輸出功率，這就是我們常說的阻抗匹配之一。

       對於純電阻電路，此結論同樣適用於低頻電路及高頻電路。當交流電路中含有容性或感性阻抗時，結論有所改變（是對於最大輸出功率而言的），就是需要信號源與負載阻抗的的實部相等，虛部互為相反數，這叫做共扼匹配。在低頻電路中，我們一般不考慮傳輸線的匹配問題，只考慮信號源跟負載之間的情況，因為低頻信號的波長相對於傳輸線來說很長，傳輸線可以看成是「短線」，反射可以不考慮（可以這麼理解：因為線短，即使反射回來，跟原信號還是一樣的）。

       從以上分析我們可以得出結論：如果我們需要輸出電流大，則選擇小的負載R；如果我們需要輸出電壓大，則選擇大的負載R；如果我們需要輸出功率最大，則選擇跟信號源內阻匹配的電阻R。有時阻抗不匹配還有另外一層意思，例如一些儀器輸出端是在特定的負載條件下設計的，如果負載條件改變了，則可能達不到原來的性能，這時我們也會叫做阻抗失配。

  

在高頻電路中，我們還必須考慮反射的問題。當信號的頻率很高時，則信號的波長就很短，當波長短得跟傳輸線長度可以比擬時，反射信號疊加在原信號上將會改變原信號的形狀。如果傳輸線的特徵阻抗跟負載阻抗不相等（即不匹配）時，在負載端就會產生反射。為什麼阻抗不匹配時會產生反射以及特徵阻抗的求解方法，牽涉到二階偏微分方程的求解，在這裡我們不細說了，有興趣的可參看電磁場與微波方面書籍中的傳輸線理論。傳輸線的特徵阻抗（也叫做特性阻抗）是由傳輸線的結構以及材料決定的，而與傳輸線的長度，以及信號的幅度、頻率等均無關。

例如，常用的閉路電視同軸電纜特性阻抗為75Ω，而一些射頻設備上則常用特徵阻抗為50Ω的同軸電纜。另外還有一種常見的傳輸線是特性阻抗為300Ω的扁平平行線，這在農村使用的電視天線架上比較常見，用來做八木天線的饋線。因為電視機的射頻輸入端輸入阻抗為75Ω，所以300Ω的饋線將與其不能匹配。實際中是如何解決這個問題的呢？不知道大家有沒有留意到，電視機的附件中，有一個300Ω到75Ω的阻抗轉換器（一個塑料封裝的，一端有一個圓形的插頭的那個東東，大概有兩個大拇指那麼大）。它裡面其實就是一個傳輸線變壓器，將300Ω的阻抗，變換成75Ω的，這樣就可以匹配起來了。這裡需要強調一點的是，特性阻抗跟我們通常理解的電阻不是一個概念，它與傳輸線的長度無關，也不能通過使用歐姆表來測量。為了不產生反射，負載阻抗跟傳輸線的特徵阻抗應該相等，這就是傳輸線的阻抗匹配，如果阻抗不匹配會有什麼不良後果呢？如果不匹配，則會形成反射，能量傳遞不過去，降低效率；會在傳輸線上形成駐波（簡單的理解，就是有些地方信號強，有些地方信號弱），導致傳輸線的有效功率容量降低；功率發射不出去，甚至會損壞發射設備。如果是電路板上的高速信號線與負載阻抗不匹配時，會產生震盪，輻射干擾等。

當阻抗不匹配時，有哪些辦法讓它匹配呢？第一，可以考慮使用變壓器來做阻抗轉換，就像上面所說的電視機中的那個例子那樣。第二，可以考慮使用串聯/並聯電容或電感的辦法，這在調試射頻電路時常使用。第三，可以考慮使用串聯/並聯電阻的辦法。一些驅動器的阻抗比較低，可以串聯一個合適的電阻來跟傳輸線匹配，例如高速信號線，有時會串聯一個幾十歐的電阻。而一些接收器的輸入阻抗則比較高，可以使用並聯電阻的方法，來跟傳輸線匹配，例如，485總線接收器，常在數據線終端並聯120歐的匹配電阻。

       為了幫助大家理解阻抗不匹配時的反射問題，我來舉兩個例子：假設你在練習拳擊——打沙包。如果是一個重量合適的、硬度合適的沙包，你打上去會感覺很舒服。但是，如果哪一天我把沙包做了手腳，例如，裡面換成了鐵沙，你還是用以前的力打上去，你的手可能就會受不了了——這就是負載過重的情況，會產生很大的反彈力。相反，如果我把裡面換成了很輕很輕的東西，你一出拳，則可能會撲空，手也可能會受不了——這就是負載過輕的情況。另一個例子，不知道大家有沒有過這樣的經歷：就是看不清樓梯時上/下樓梯，當你以為還有樓梯時，就會出現「負載不匹配」這樣的感覺了。當然，也許這樣的例子不太恰當，但我們可以拿它來理解負載不匹配時的反射情況。

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Q：什麼是電流控制器件？
A：如果這個器件的輸出參數大小和輸入的電流參數大小有關，就叫該器件是「電流控制器件」，簡稱「流控器件」。

     「電流控制器件」輸入的是電流信號，是低阻抗輸入，需要較大的驅動功率。例如：雙極型晶體管(BJT)是電流控制器件、TTL電路是電流控制器件。

Q：什麼是電壓控制器件？
S：如果這個器件的輸出參數大小和輸入的電壓參數大小有關，就叫該器件是「電壓控制器件」，簡稱「壓控器件」。

     「電壓控制器件」輸入的是電壓信號，是高阻抗輸入，只需要較小的驅動功率；例如：場效應晶體管(FET)是電壓控制器件、MOS電路是電壓控制器件。

Q：為什麼BJT是電流控制器件而FET和MOS是電壓控制器件？
S：BJT是通過基極電流來控制集電極電流而達到放大作用的；而FET&MOS是靠控制柵極電壓來改變源漏電流，所以說BJT是電流控制器件，而FET和MOS是電壓控制器件。

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